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少了这句：reg   [3:0] mout;

完整的程序：

module mux_4(addr,in1,in2,in3,in4,mout,enable);
  input [1:0] addr;
  input [3:0] in1,in2,in3,in4;
  input enable;
  output [3:0] mout;
  reg [3:0] mout;
  always@(addr or in1 or in2 or in3 or in4 or enable)
  begin
    if(!enable)
      case(addr)
        2'b00:mout=in1;
        2'b01:mout=in2;
        2'b10:mout=in3;
        2'b11:mout=in4;
      endcase
    else
     mout=4'b0;
  end
endmodule

楼主，试着看RTL视图，学着用仿真啊，这种问题是解决不完的，光靠问，怎么能行呢！

嗯  谢谢高手。。。

初学者时常为这样感到纠结啊。。。。哎。。。

干嘛不看错误说明呢？？？

初学者难免会有很多错误的

output reg mout[3:0];