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求助：数码管实验时报出的几个警告

hanshuyujifen2
高工
2012-11-27 20:24:47     打赏
开始进入数码管阶段。

共阳数码管，说白了也是延时和IO反转。
只不过在VerilogHDL里边，用到了不少新东西。比如assign语句和case语句。

这个例子，在编译的时候有个警告信息：
Warning (13024): Output pins are stuck at VCC or GND

就是说，输出引脚连到了VCC或者连到了GND。不知道为什么会有这种警告？引脚分配应该没问题的。照着原理图分配引脚的。
为什么会有这样的警告？

警告信息和引脚分配见下图：


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关键词： 求助     数码     实验     报出     几个     警告    

jackwang
院士
2012-11-27 20:35:19     打赏
2楼
等待高手进入

评论
xianglin1006
菜鸟
2012-11-27 20:51:59     打赏
3楼

    这几个警告没问题的，警告的意思是有引脚一直处于高电平或是低电平。在该设计中，若要数码管静态显示，则位选信号要置低。


评论
jobs
院士
2012-11-27 21:58:04     打赏
4楼
警告，直接忽略吧~~

评论
hanshuyujifen2
高工
2012-11-27 22:51:41     打赏
5楼
还是搞明白的好。华为手册上，明确指出要认真对待每个警告。

评论
Veiko
高工
2012-11-27 22:53:50     打赏
6楼

我还记得上次搞数码管的时候那个复用引脚，不知道是警告还是什么，唉，现在只记得大概了，要回去复习了……


评论
zwsheng
工程师
2012-11-28 16:28:45     打赏
7楼
这样的警告很正常，没事。不过可以把大程序写出来没有一个警告那就是高手了！有时间可以研究下！给个链接可以参考下！ http://forum.eepw.com.cn/thread/221451/1/#6

评论
hanshuyujifen2
高工
2012-11-28 17:04:45     打赏
8楼
谢谢。。。。。。。。

评论
sacq
高工
2012-11-28 18:24:08     打赏
9楼

原来如此，学习了：

4、 Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:第9脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning


评论
zwsheng
工程师
2012-11-28 23:34:34     打赏
10楼
是位码都接地了，不是段码！

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