紧急求救 quartusII 10.0 web condition/Verilog HDL 编写好代码 编译通过 生成block文件 分配引脚后 再编译也通过 就是bdf文件中只显示部分分配引脚,其他的没有显示出来 也无报错 有无前辈曾碰到过类似问题啊 是软件版本问题吗 急求指点!!
有奖活动 | |
---|---|
【有奖活动——B站互动赢积分】活动开启啦! | |
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |