紧急求救 quartusII 10.0 web condition/Verilog HDL 编写好代码 编译通过 生成block文件 分配引脚后 再编译也通过 就是bdf文件中只显示部分分配引脚，其他的没有显示出来 也无报错 有无前辈曾碰到过类似问题啊 是软件版本问题吗 急求指点！！
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