求助，请各位大神帮助。
我在练习将一个信号延时1个时钟输出，采用的是寄存器延时一拍，如果延时8个时钟就用八个寄存器。后来就想到如果我想要延时500ms，（clk=50MHZ），那岂不是要用到25000000个寄存器？我想应该有别的方法吧？但是左思右想不知道怎么办，还请大家能帮助我一下。谢谢！我有考虑过分频，但是这样信号输出就会失真，所以有别的办法么？
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4楼
如果你是Altera的FPGA器件就是PLL单元，若使用的是Xilinx的FPGA器件则对应为DCM单元，这是FPGA特有是时钟资源
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