请问，AD采用差分输出，对应的差分时钟接入FPGA的CC类型时钟管脚，我能把其用DCM处理后做全局时钟来用吗？还是差分时钟只控制差分数据的接收，而整个系统的全局时钟用板载晶振产生
325附近有语法错误吗？为啥生成比特流 说有错误
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