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大家都来看看,看看能不能解决。

菜鸟
2009-09-21 11:27:28     打赏
quartus ii 9.0 综合:一个工程,在对小模块进行调试时,每个占用logic资源5%,将各个小模块连接在一起组成大工程时发现占用资源1%,按各个小模块占用资源,总和应该在30%左右,为何会出现1%呢?看RWL里面也生成了正确电路。不知为何,请高手回答啊。



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