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如何用VHDL或Verilog最简洁地描述出一种逻辑功能（详见正文）

becoll
工程师
2009-10-31 16:38:50     打赏
我想实现如下的逻辑功能：
     如果a产生了一个时钟周期的脉冲，那么b则输出一个长达2或3个时钟周期的脉冲（即产生一个脉冲展宽的信号）
     要求不能用计数器实现（我感觉用计数器来描述代码还是有点多，我想应该有更简洁的描述）
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关键词： 何用     Verilog     简洁     描述     一种     逻辑     功能    

becoll
工程师
2009-10-31 19:45:50     打赏
2楼

谢谢！
其实不是分频。a不是一个时钟信号，而是一个单脉冲信号，正脉宽为一个时钟周期。这个信号产生后，我希望输出一个新的单脉冲信号b，b的正脉宽为2到3个时钟周期。


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becoll
工程师
2009-10-31 19:51:13     打赏
3楼

逻辑图（时钟信号未画出）

评论
becoll
工程师
2009-10-31 20:03:33     打赏
4楼
其实我并不是非计数器不能用，只是感觉常规的计数器描述代码太繁（要加计数进程和定义计数变量等）。我想使用更简洁的实现代码，用类似计数器的思想也是可以的，比如用寄存器打一拍对a进行延时，再用个或门实现。
总之目标是代码要短、额外定义的变量或信号要少（这可能很难两全，呵呵）。一人技短，二人技长，故发帖出来讨论讨论。我编程方面的经验是很少的，希望得到各位大牛的指教~~

评论
becoll
工程师
2009-11-01 14:58:54     打赏
5楼
a是同步的，脉宽为一个时钟周期

评论
becoll
工程师
2009-11-03 08:54:26     打赏
6楼

非常感谢！另外还想问一下：加个半个时钟周期的延迟信号是为了消除毛刺么？如果对于同步电路这样的毛刺应该影响不大吧


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