谢谢！
其实不是分频。a不是一个时钟信号，而是一个单脉冲信号，正脉宽为一个时钟周期。这个信号产生后，我希望输出一个新的单脉冲信号b，b的正脉宽为2到3个时钟周期。

对于“a是同步的”的理解是：假设是上升沿同步，当用时钟对a锁存时，锁存到的是a的上一个状态值。

基本思路，用CLK下降沿对a做半个时钟延迟得到a_halfdelay，用CLK上升沿对a做一个时钟延迟得到a_onedelay，对a、a_onedelay、a_halfdelay相或即可得到b信号

程序如下：

always @( posedge CLK )
      a_onedelay <= a;

always @( negedge  CLK )
      a_halfdelay <= a;

b = a | a_onedelay | a_halfdelay;

预计的波形如下（未仿真）

——回复可见内容——


如果这种方法有什么不正确或不合理之处，欢迎指出。如果还有什么方法，也可以一起讨论

仿真结果，b信号还是有点勉强