网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 企业专区 » Xilinx » 状态机的相关问题，懂得留步，呵呵

共8条 1/1 1 跳转至页

状态机的相关问题，懂得留步，呵呵

只为吸引你
菜鸟
2011-04-12 18:18:12     打赏
废话不多说，
比如说我把
always@（counter or reset or data）begin
s0：next = s1；
s1：next = s2；
---------------
end
改成了
always@（ posedge clk or posedge reset） begin
---------------------
end
对程序的造成什么样的影响啊。
我今天就改了，原来过不去的仿真，通过去了。详细见我中午发的帖子，呵呵 。
用示波器看波形，也没什么影响啊········
会对资源有影响不？大吗 ？
回复
收藏
0



关键词： 状态机     相关     问题     懂得     留步     呵呵    

只为吸引你
菜鸟
2011-04-12 19:56:24     打赏
2楼
那我要是在第一个中的状态里面写
s0：next <= s1；
s1：next<= s2；
这样的话，是不是意味这两种写法等价啊····

----
还有就是为什么第一种写法在仿真时，不能通过呢。和testbench有关吗？我没改动过testbench中的东西，是不是还得加激励的之类的东西啊。

评论
只为吸引你
菜鸟
2011-04-13 09:56:54     打赏
3楼
 我的状态转换是另外的一段程序啊
always @　（posedge clk or posedge reset ）
current_state<=next_state;
这样不就和你说的一样了嘛？也没有分别了吧。

评论
只为吸引你
菜鸟
2011-04-13 10:01:50     打赏
4楼
不是有两种仿真的形式嘛，我用的是第一种，激励就是给输入加个波形嘛。第二种才是给测试写程序的啊～～～两者应该是等效的啊····

评论
只为吸引你
菜鸟
2011-04-13 11:30:11     打赏
5楼
我是看了VHDL中有在组合逻辑中那么写“<=”的。以后不会了。呵呵。
首先，我第二种写法（clk or reset ）的这种，仿真时并不是没加激励信号。加了，仿真通过了。
其次，第一种写法（counter or reset or data ）这种写法，仿真时也加激励信号了，不过只加了clk的，然后没通过。我不明白的是：是不是要在testbench中，也加入counter和data的激励信号，才能通过啊？

评论
只为吸引你
菜鸟
2011-04-13 11:34:02     打赏
6楼
10+个吧，我已经习惯了这样写了，你说的那种，我看着很别扭。呵呵。一人一个习惯吧。

评论
只为吸引你
菜鸟
2011-04-13 11:38:59     打赏
7楼
恩，恩，是啊，就是你说的那样。就是第一种写法时，在写测试程序时，一样要加入counter 和 reset和 data的测试激励呗？？？。我没加，然后没通过，但是烧到板子上却能运行的缘故～～～～～

评论
只为吸引你
菜鸟
2011-04-18 22:31:35     打赏
8楼
恩,谢谢了.一定要学的.呵呵

评论
共8条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]
-

嵌入式开发

STM32

MCU

FPGA

软件与操作系统

RISC-V

国产MCU

-

综合技术

-

DIY与开源设计

-

行业应用

-

活动中心

-

高校专区

-

休闲专区

-

企业专区

-

论坛服务

—
—
—
版
块
导
航