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请教把verilog代码封装成IP核
今天试了试好像还挺容易的。
只要把将一个子模块单独综合，把综合属性里的“Add I/O Buffers”去掉，综合，生成的ngc网表再加上你自己做的一个wrapper文件（就是只有端口列表的.v或者.vhd文件），就可以调用了了。
wrapper文件里要注明：
// XST black box declaration
// box_type "black_box"
// synthesis attribute box_type of sdram_top is "black_box"
不过要注意的是，如果代码里例化了I/O Buffer的话，去掉这个综合选项是不会将例化的buffer删除的。这种情况下，别人用你的IP的时候就要注意了，不能重复添加buffer。
详细的请参考：http://www.xilinx.com/support/answers/34771.htm
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