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Altera提供的方案为：封装成qxp文件 ，具体步骤如下：

1.需要创建一个Quartus II 顶层设计项目 并且确保该项目目标器件与该.qxp文件目标器件相同(或者说至少相同器件系列(在不包括布局布线信息前提下).

2.使用提供的端口信息实例这个设计模块; 3.在Porcessing Menu 上, 点击Start/Perform Analysis & Elaboration , 验证该设计的层次. 4.为这个设计模块实例创建一个design partition. Right-click the instance name in the Project Navigator, and choose Set as design partition. 5.导入这个.qxp文件到相关的partition hierarchy. 如果你使用the Quartus II GUI, 则在Project menu,选择 Import Design Partition,select the partition for the design block, and browse to the .qxp file provided.

谢谢！再问下对于xilinx的FPGA，在ISE上怎么实现呢？

xilinx CORE Generate 在开始ISE design tools/tools里，没用过。。。楼主用完可以分享下经验

将一个子模块单独综合后，会得到ngc文件或者edif文件。在调用模块的时候，仅需将.ngc 文件放在工程目录下。详细过程查阅xilinx官方手册。 附：常见文件类型说明 XCO: This file contains core options and parameters. EDN/NGC: This is the implementation netlist for the IP cores which output netlists. It is passed on to the Translate (NGDBuild) process. SYM: This schematic symbol is automatically generated for instantiating the IP in a schematic. VHO or VEO template files: These files are automatically generated for instantiating the IP in an HDL file. VHD or V simulation wrapper files: These files are provided for simulation of IP cores which output netlists. VHD or V source-code files: These files are the actual source-code required for both synthesis and simulation of IP cores which output source-code.

今天试了试好像还挺容易的。 只要把将一个子模块单独综合，把综合属性里的“Add I/O Buffers”去掉，综合，生成的ngc网表再加上你自己做的一个wrapper文件（就是只有端口列表的.v或者.vhd文件），就可以调用了了。 wrapper文件里要注明： // XST black box declaration // box_type "black_box" // synthesis attribute box_type of sdram_top is "black_box" 不过要注意的是，如果代码里例化了I/O Buffer的话，去掉这个综合选项是不会将例化的buffer删除的。这种情况下，别人用你的IP的时候就要注意了，不能重复添加buffer。 详细的请参考：http://www.xilinx.com/support/answers/34771.htm

怎么成了一大段了，编辑也改不过来呢