【白皮书】Stratix III FPGA 信号完整性
随着器件开关速率的提高以及器件引脚数量的增多，信号和电源完整性成为非常突出的问题，它既可以成就一个系统也可能毁掉一个系统。在90nm 工艺技术上工作良好的芯片设计未必能够适应65nm 芯片。较差的信号完整性降低了可靠性，劣化了系统性能，最糟糕的情况下会导致系统彻底失败。在前代Stratix II 系列基础上， Stratix® III FPGA 进行了全面改进，提高了信号和电源完整性。这些改进包括管芯和封装级信号回路优化，其8:1:1 用户I/O 至地/ 电源比降低了环路电感；改进的去耦合方案；动态片内匹配(OCT) ；可编程LVDS 缓冲；以及新的摆率和交差输出延迟控制功能，这一功能使设计人员可以控制器件的噪声电平。
本白皮书介绍Altera®Stratix III FPGA 的这些新特性和改进措施是怎样通过提高信号和电源完整性，简化印刷电路板(PCB) 设计来解决这些问题，帮助客户进行系统设计的wp-01008_CN.pdf。