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大神求解!时序性能问题

高工
2012-06-27 22:35:09     打赏

《xilinx FPGA开发实用教程》里P603页介绍的提高时序性能的手段
1布局较差及解决方案
2逻辑级数过多
3信号扇出过高

这个信号扇出过高是什么意思?我现在的系统刚好是这个问题,怎么解决?
上边说逻辑幅值区域约束?如何实现?




关键词: 大神     求解     时序     性能     问题    

高工
2012-06-28 20:32:38     打赏
2楼
2楼大神,连接打不开。。。

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