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大神求解!时序性能问题

高工
2012-06-27 22:35:09     打赏

《xilinx FPGA开发实用教程》里P603页介绍的提高时序性能的手段
1布局较差及解决方案
2逻辑级数过多
3信号扇出过高

这个信号扇出过高是什么意思?我现在的系统刚好是这个问题,怎么解决?
上边说逻辑幅值区域约束?如何实现?




关键词: 大神     求解     时序     性能     问题    

助工
2012-06-27 22:51:27     打赏
2楼
这个也不太懂。顶上去看看回答。

助工
2012-06-28 10:05:12     打赏
3楼
扇出过高是因为一个信号后级驱动的模块数太多,导致net delay过大,因此不利于时序收敛。具体解决方法可参照此博文:三招解决high fanout

高工
2012-06-28 20:32:38     打赏
4楼
2楼大神,连接打不开。。。

高工
2012-07-09 18:12:44     打赏
5楼
没碰到过这样的问题,知道问题名,英文名,就可以问google大神了,这类常规问题一般都能找到满意答案

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