always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
begin
key_value_r <= 4'd0;
end
else begin
if(key_mark==1'b1)
begin
case ({col_reg,row_reg})
8'b1110_1110: key_value_r<=4'd0;
8'b1110_1101: key_value_r<=4'd1;
8'b1110_1011: key_value_r<=4'd2;
8'b1110_0111: key_value_r<=4'd3;
8'b1101_1110: key_value_r<=4'd4;
8'b1101_1101: key_value_r<=4'd5;
8'b1101_1011: key_value_r<=4'd6;
8'b1101_0111: key_value_r<=4'd7;
8'b1011_1110: key_value_r<=4'd8;
8'b1011_1101: key_value_r<=4'd9;
8'b1011_1011: key_value_r<=4'd10;
8'b1011_0111: key_value_r<=4'd11;
8'b0111_1110: key_value_r<=4'd12;
8'b0111_1101: key_value_r<=4'd13;
8'b0111_1011: key_value_r<=4'd14;
8'b0111_0111: key_value_r<=4'd15;
default: key_value_r <= 4'd1;
endcase
end
end
end
怎么让锁定的矩阵按键值保持在一个时钟周期啊,非常感谢啊
关键词：
矩阵按键 FPGA verilog
STM32
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