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Shyam Chandra 莱迪思半导体公司 时钟网络管理问题 提高同步设计的整体性能的关键是提高时钟网络的频率。然而，诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统上，时钟网络的设计采用了简单的元件，诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB走线长度不等而引起的时序误差，采用蜿蜒走线设计的走线长度匹配方法来处理。走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除。多种信号的标准使得时钟边沿的同步更加复杂。至今，这三种挑战会经常遇到，并且鲜有理想的解决方案。以下描述了这些挑战的一些情况。 [Point=100] http://bbs.edw.com.cn/upload/Skew.zip [/Point] [align=right][color=#000066][此贴子已经被作者于2005-9-9 10:24:48编辑过][/color][/align]