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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 用PLL好还是组合逻辑好？？？

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用PLL好还是组合逻辑好？？？

叮叮当当
工程师
2008-01-18 23:17:48     打赏
155.52MHz时钟，想在内部产生77.76M和19.44M时钟，是用FPGA内的PLL好内，还是用写组合逻辑进行分频好？？
二者有什么差别？？二者产生的时钟都设置到全局时钟上去，多谢
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关键词： 还是     组合     逻辑    

b03212316
助工
2008-01-18 23:30:38     打赏
2楼
pll更好啊

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