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图中CLOCK是系统的CLK，V_PWM 信号是核心比较器的输出信号，EN_CTRL是一个比较特殊的信号，它的高低决定了DCDC处于Normal load 还是 light load。。。。。
正常负载情况下，EN_CTRL=1，这个PWM LOGIC电路即由CLOCK和V_PWM触发的这个RS Latch来决定PWM_CTRL，即决定Power NMOS的导通还是关闭（PWM_CTRL=1表示导通Power NMOS）。

如果是超轻负载时，为了减小swith loss，比较好的系统都会让DCDC离开PWM工作模式，进入skip pulse（或者说burst mode）工作模式，大家知道PWM DCDC在带超轻负载时，输出就会往上拉升，偏离regulator的精度，这个时候skip pulse的做法大致就是和固定能限的PFM DCDC原理相似。
即轻负载时，EN_CTRL=0，由于这个信号为0，它会屏蔽掉N个CLOCK信号，产生skip pulse工作模式，直到EN_CTRL=1释放一次CLOCK信号，然后再EN_CTRL=0去屏蔽掉CLOCK信号以达到重复的skip pulse工作模式，这样相当于大大降低了Power NMOS处的swith frequency，继而大大降低了switch loss，提高了轻负载时的power efficiency。

怎么才能得到这个EN_CTRL信号来顺利的表征DCDC该PWM还是该skip-pulse呢？ 下次再讨论。。。。。。
这个主题主要分析这个PWM LOGIC控制电路，其间的工作原理欢迎大家分析，并且写下来。。。

我的意见是： 每一次分享加上大家一点一滴的讨论就是一个进步。