网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 以前用Quartus6.0做的工程在7.2版本上编译就不能用了？？帮忙！！

共7条 1/1 1 跳转至页

以前用Quartus6.0做的工程在7.2版本上编译就不能用了？？帮忙！！

FPGAVHDLARM
菜鸟
2009-04-02 17:19:39     打赏


如题： 
         我曾经请教ALTERA的技术支持，他们说要我看看时序报告，可我还是不懂，问题没有解决，望高手指点！
回复
收藏
0



关键词： 以前     Quartus6.0     工程     7.2版     本上         

271303204
助工
2009-04-03 09:21:31     打赏
2楼

实例化一些器件的时候，版本更新后，管脚名会有变化

个人意见.....


评论
FPGAVHDLARM
菜鸟
2009-04-04 00:41:40     打赏
3楼

那您的意思是说我检查一下管教的命名吗？


评论
Jason_Zhang
高工
2009-04-04 22:40:04     打赏
4楼
楼主在工程中使用了IP CORE吗？这样有可能出现兼容问题。
能把ERROR的信息贴出来看看吗？

评论
271303204
助工
2009-04-07 11:11:08     打赏
5楼

关注此贴，望Jason_zhang早日帮你解决


评论
FPGAVHDLARM
菜鸟
2009-04-14 15:36:38     打赏
6楼

 并不是编译出了问题，编译是可以编译过的。
  在设计中我使用了IP CORE , 用6.0版本可以实现我的逻辑设计，时序是对的。
但是版本成7.2后，编译可以通过，但我设计的时序就出了问题。


评论
Jason_Zhang
高工
2009-04-14 20:27:32     打赏
7楼
有可能是IP CORE的原因吧，你最好在7.0中重建一个工程，重新生成一个IP CORE插入试试

评论
共7条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]
-

嵌入式开发

STM32

MCU

FPGA

软件与操作系统

RISC-V

国产MCU

-

综合技术

-

DIY与开源设计

-

行业应用

-

活动中心

-

高校专区

-

休闲专区

-

企业专区

-

论坛服务

—
—
—
版
块
导
航