FPGA/CPLD数字电路设计经验分享
在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。
西安大唐电信有限公司的技术交流讲义，中文PDF，27页。
fpga经验谈.rar
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FPGA/CPLD数字电路设计经验分享（转）
4楼
大规模的数字电路还是很难的，想想CPU和各种数字信号算法吧。
总的说来，数字电路难在如何做出来，模拟电路难在如何做好。
感觉模拟电路设计是一种艺术。
总的说来，数字电路难在如何做出来，模拟电路难在如何做好。
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