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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 如何用VHDL或Verilog最简洁地描述出一种逻辑功能（详见正文）

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Jason_Zhang
高工
2009-11-01 22:38:37     打赏
11楼

不好意思，看不见你的图，能重新上传一下吗？
“有点勉强”是什么意思？能详细说一下吗？


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keywhuest
菜鸟
2009-11-02 17:14:55     打赏
12楼

先看看波形


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fangjunjie
菜鸟
2009-11-02 22:33:46     打赏
13楼

不好意思，不知道什么原因图片传不上来。就是b信号脉宽离两个clk还差一点


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Jason_Zhang
高工
2009-11-02 22:55:27     打赏
14楼

哦，可以把图片再上传上来看看吗？

另外，能告知你用的是哪个仿真软件？CLK频率多少？
从行为仿真上看，是不该少一点的。


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becoll
工程师
2009-11-03 08:54:26     打赏
15楼

非常感谢！另外还想问一下：加个半个时钟周期的延迟信号是为了消除毛刺么？如果对于同步电路这样的毛刺应该影响不大吧


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Jason_Zhang
高工
2009-11-03 09:34:33     打赏
16楼

回复becoll：
加个半个时钟周期的延迟信号是为了消除a和a_onedelay相或时可能的毛刺，就是a的下降沿和a_onedelay上升沿，两个边沿相或，不知道会是什么结果，为了安全，就用a_halfdelay再或一下


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cgssuccess
菜鸟
2009-11-05 19:39:57     打赏
17楼
用状态机。

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Jason_Zhang
高工
2009-11-06 12:40:42     打赏
18楼
状态机是一种不错的方法。但这个状态机最后综合出来似乎也是一个计数器。

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fangjunjie
菜鸟
2009-11-06 19:19:44     打赏
19楼
不好意思最近要考试没来得及回，我是用quartus仿的

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Jason_Zhang
高工
2009-11-06 21:35:02     打赏
20楼
回复fangjunjie：等我做个仿真，也把图贴上来。按理说这种方法是没问题的啊。
主要是建工程麻烦，所以不想仿，呵呵

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