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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 如何用VHDL或Verilog最简洁地描述出一种逻辑功能（详见正文）

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muzilee84
菜鸟
2010-03-27 10:25:58     打赏
31楼

都是牛人啊 呵呵


评论
bestloveto
菜鸟
2010-04-01 11:19:09     打赏
32楼

我觉得可以做一个阻塞变量的延时，打2~3拍后自然会有一个高电平为2~3倍时钟周期的脉冲


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Jason_Zhang
高工
2010-04-01 12:14:41     打赏
33楼

a信号不是时钟，而且是异步的，仅仅用时钟打拍子是不合适的


评论
bestloveto
菜鸟
2010-04-01 12:52:47     打赏
34楼
他说的同步的，还和时钟周期一样，不过这样应该捕捉不到脉冲，这题......,如果是完全同步那么时钟可能检测不准A脉冲，只要不完全同步，就用不同步的边沿去检测，然后打2拍就可以了吧？

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santi7009
菜鸟
2010-04-09 13:02:08     打赏
35楼
很好！

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Jason_Zhang
高工
2010-04-12 14:00:09     打赏
36楼
如果脉宽为一个时钟且边沿不同步，可以用打拍的方式实现，否则不行

评论
jlyun2069
菜鸟
2011-06-22 16:16:21     打赏
37楼
好好好

评论
jlyun2069
菜鸟
2011-06-22 16:25:23     打赏
38楼

好，好，学习，天天


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xsjtiger
菜鸟
2013-03-01 00:57:17     打赏
39楼
很不错

评论
火与冰
菜鸟
2013-12-27 15:33:52     打赏
40楼

呵呵，这个有意思



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