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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » lidonglei1 Robei FPGA进程贴

共40条 4/4 |‹ ‹ 1 2 3 4 跳转至页
robei
菜鸟
2012-03-22 03:33:00     打赏
31楼
不错。

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lidonglei1
高工
2012-03-29 13:09:57     打赏
32楼

哇哈哈哈哈！今天RP爆了（没拿到电烙铁。。。）！高兴！更新！
事实证明，原理图输入不是长久之计，如果工程较大的话会很乱！（如下图）  但是对于初学者来说，原理图输入能够很快的理清思路。。。。


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robei
菜鸟
2012-03-29 22:57:14     打赏
33楼
你应该分层设计。部分模块做成一个模型，然后再将该模型在另外一个模型里面重用。你上面的设计是把所有的东西堆积到一个层上面，这样做当然会很乱，而且不容易查错。

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lidonglei1
高工
2012-03-30 19:00:00     打赏
34楼
哦，明白了……感谢大神在大洋彼岸的指导，看起来要加倍努力，多更新多发现问题多请教您

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hile
助工
2012-04-09 17:29:49     打赏
35楼

看着一天天的成长，真是感叹啊


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lidonglei1
高工
2012-04-10 10:11:12     打赏
36楼
？

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lidonglei1
高工
2012-06-01 14:10:39     打赏
37楼
不好意思，最近忙着做毕设、答辩、写论文，一直没顾上更新，论文可苦死我了55555

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lidonglei1
高工
2012-06-01 14:15:37     打赏
38楼

应该是昨天交设计文档吧，不好意思啊，今天才交，就当是为了赶个节日吧，再次致歉

robei_final.rar


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lidonglei1
高工
2012-06-06 16:12:43     打赏
39楼

请教大神这是怎么回事，我想试一试仿真，按照网站上Documentation:Robei 3.0 User Guide (PDF)的步骤，最后点run simulation的时候就出现了这个


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robei
菜鸟
2012-08-01 15:37:22     打赏
40楼
lidonglei1，请将你的软件ID用邮箱发给robei@robei.com，我给你生成一个license。另外你仿真的时候，保存文件的路径不能有空格。EDA工具大多都不支持带有空格的路径。

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