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关于verilog中的#的疑问

502593045
助工
2012-07-27 21:46:35     打赏
请教个问题：#这个东西不能综合，为什么几大FPGA厂商的官方例程中却经常出现？
例如：
// counter
always @(posedge clock or negedge rst_l)
    if (!rst_l)
        cntr <= #1 8'b0;
    else if (scl_cnt_en)    
        cntr <= #1 cntr + 1;            
    else
        cntr <= 8'b0;

我只是在写testbench做仿真的时候用到，在编写要编译下载的代码的时候从来不用这个的。
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关键词： 关于     verilog     中的     疑问    

winthony
工程师
2012-07-27 23:10:42     打赏
2楼

仿真的时候用，实际芯片综合的时候会忽略掉。仿真的时候用这些可以让程序更好阅读吧


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502593045
助工
2012-07-28 16:13:43     打赏
3楼
哦。谢谢啊。。我还学的不深，无法领会其中的奥妙。

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孑然儿
助工
2012-07-29 08:44:20     打赏
4楼
确然如此的，testbench中表示延时，代码中不用的

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antonine
高工
2012-07-29 11:34:48     打赏
5楼
一般讲语言类的书上都会讲到吧

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502593045
助工
2012-08-12 22:45:43     打赏
6楼
有个回答我觉得比较专业好理解些：为了方便仿真的时候能更真实的模拟操作

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HXW718059156
高工
2012-08-16 17:30:12     打赏
7楼
只有在仿真时，#指定的延迟才有意义，其为不可综合语言

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