
本人初学FPGA,步奏完全按照网上特权同学教程视频做,可以保证么有一步不是按照例子做的,但是仿真时就会出现各种问题,上述为其中一种,单独开modelsim进行仿真的方式也试了很多次。
另外还有一问题想请假
我在网上找的一个例程,比人打开此程序能显示工程下的子程序,而我打开却么有子程序,见下图所示

,请问是设置上的问题吗?谢谢!(本人使用版本quartus9.1,modelsim6.5a(破解),语言verilog)
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