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看Verilog，里边有一段程序是这样写的：
parameter bsize = 8;
input [bsize-1:0] a,b;
output [2*bsize-1:0] q;

reg [2*bsize-1:0] q,a_t;
reg [bsize-1:0]    b_t;
之后在一个always块里边这样使用：
a_t = {{bsize{0}},a};

然后QII就给报错了。
错误信息是：
 unsized constants are not allowed in concatenations
即使就是说不确定大小的数据不允许在链接运算符中使用。

我看不明白上班那种用法，谁能解释下为什么能那么用或者为什么不能？？