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一个工程中有好几个v文件，但是引脚分配只有顶层文件的引脚，其他文件的输入输出呢？

lhzh7
助工
2013-07-05 10:11:24     打赏

   开个帖子，持续请教大家一些问题吧。


   1.一个工程中有好几个v文件，但是引脚分配只有顶层文件的引脚，其他文件的输入输出呢？

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关键词： 引脚      分配    

jackwang
院士
2013-07-05 10:19:17     打赏
2楼
一个一个来

评论
51FPGA
高工
2013-07-05 10:20:49     打赏
3楼

我觉得你没把元件例化搞明白吧，建议找本verilog语法书看看元件例化部分章节。


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winthony
工程师
2013-07-05 10:21:21     打赏
4楼
一个工程只有一个顶层文件~~~~

评论
lhzh7
助工
2013-07-05 11:51:36     打赏
5楼
我是不是可以这么理解：在顶层文件中引用其他其他文件？

评论
51FPGA
高工
2013-07-05 13:19:15     打赏
6楼

找本书看看吧，20分钟就能搞定！


评论
gq0505
菜鸟
2013-07-26 22:30:14     打赏
7楼
还是回归原始比较好啊，有些问题本来是可以从书本中找到答案的。

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