EEPW论坛

 

 

 

 

 

 

 

 

 

全部焊好没有调试之前：

 

 

测试的LED：

硬件电路经过很多天的奋斗基本上告一段落，接下来开始学习软件编程。

焊接只是刚刚开始，重要的还在于如何玩转软件编程

是的，正在学习编程。抽时间慢慢的跟着视频学习编程。

利用ＬＥＤ自动显示０－２５５的二进制数

　程序：

module led_water(sys_clk,sys_rstn,led);
input sys_clk;
input sys_rstn;
output [8:1]led;
reg [8:1]led;
reg [24:0]delay_cnt;
always @(posedge sys_clk or negedge sys_rstn)
      begin
    if(!sys_rstn)
    delay_cnt<=25'd0;
    else if(delay_cnt==25'd2499999)
    delay_cnt<=25'd0;
    else
      delay_cnt<=delay_cnt+1'b1;
     end
always @(posedge sys_clk or negedge sys_rstn)
      begin
    if(!sys_rstn)
    led<=8'b11111111;
    else
       begin
        if(delay_cnt==25'd2499999)
             begin
        led<=led-1'b1;
      if(led<=8'b00000000)
        led<=8'b11111111;
       end
      //else
      //led<=led;
    end
     end 
 endmodule 

利用ＬＥＤ显示八个按键中第几个按键被按下。

程序：

module led_button(sys_clk,led,rest);
input sys_clk;
output[8:1] led;
input[8:1]rest;
reg [8:1] led;
always @(posedge sys_clk )
begin
   if(rest[1]==0)
     led=8'b11111110;
   else if(rest[2]==0)
    led=8'b11111101;
   else if(rest[3]==0)
    led=8'b11111100;
   else if(rest[4]==0)
     led=8'b11111011;
   else if(rest[5]==0)
     led=8'b11111010;
   else if(rest[6]==0)
     led=8'b11111001;
   else if(rest[7]==0)
     led=8'b11111000;
   else if(rest[8]==0)
     led=8'b11110111; 
     end
 endmodule 

跑马灯的作业：实现向右的跑马灯

  程序：

module zuoye(sys_clk,sys_rstn,led);
input sys_clk;
input sys_rstn;
output [8:1]led;
reg [8:1]led;
reg [24:0]delay_cnt;
always @(posedge sys_clk or negedge sys_rstn)
      begin
    if(!sys_rstn)
    delay_cnt<=25'd0;
    else if(delay_cnt==25'd24999999)
    delay_cnt<=25'd0;
    else
      delay_cnt<=delay_cnt+1'b1;
     end
always @(posedge sys_clk or negedge sys_rstn)
      begin
    if(!sys_rstn)
    led<=8'b01111111;
    else
       begin
        if(delay_cnt==25'd24999999)
             begin
        led<={led[7:1],led[8]};
       end
      //else
      //led<=led;
    end
     end 
 endmodule 

 

接下来该进行数码管的学习

离上次更新有段时间了，这段时间忙着老板给的任务，今天就完成数码管静态显示后面的作业。程序如下：

module smg(sys_clk,sys_rstn,sm_seg,sm_bit,sw);
input sys_clk;
input sys_rstn;
input [3:0]sw;
output [8:1]sm_seg;
output [8:1]sm_bit;
reg [8:1]sm_seg;
wire [8:1]sm_bit;
always @(posedge sys_clk or negedge sys_rstn)
      begin
case(sw)
  4'h0:sm_seg=8'hc0;    //"0"
4'h1:sm_seg=8'hf9;    //"1"
4'h2:sm_seg=8'ha4;    //"2"
4'h3:sm_seg=8'hb0;    //"3"
4'h4:sm_seg=8'h99;    //"4"
4'h5:sm_seg=8'h92;    //"5"
4'h6:sm_seg=8'h82;    //"6"
4'h7:sm_seg=8'hf8;    //"7"
4'h8:sm_seg=8'h80;    //"8"
4'h9:sm_seg=8'h90;    //"9"
4'ha:sm_seg=8'h88;    //"a"
4'hb:sm_seg=8'h83;    //"b"
4'hc:sm_seg=8'hc6;    //"c"
4'hd:sm_seg=8'ha1;    //"d"
4'he:sm_seg=8'h86;    //"e"
4'hf:sm_seg=8'h8e;    //"f"
endcase
end
assign sm_bit=8'b00000000;//低电平是选中某位亮
endmodule