module test ( input CLK,RSTn, input a, output b ); reg rb; always@(posedge CLK or negedge RSTn) if(!RSTn) rb<=0; else rb<=a; assign b=rb; endmodule
RTL Viewer：
Technology Map ：
看寄存器的CLRN端，为什么RTL视图中的还多了个取反
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