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VHDL 语言问题

ct1991
菜鸟
2014-03-13 10:08:11     打赏
想问一下在用VHDL 语言时，逻辑左移 SLL 可不可以被综合，右操作数是signal，就是说是可变的，左操作数是constant 有没有大神帮忙回答一下，谢过了
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jobs
院士
2014-03-13 10:22:05     打赏
2楼
坐等高手来解答吧！ fpga已经成为历史了

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ct1991
菜鸟
2014-03-13 10:33:44     打赏
3楼

不会吧，那现在什么用的比较多


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ct1991
菜鸟
2014-03-13 10:33:45     打赏
4楼

不会吧，那现在什么用的比较多


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Snake0301
高工
2014-03-13 11:05:22     打赏
5楼

个人看法

关键还是看你的数据变量的类型和用途了

另外综合工具也是一个原因

这里感觉常量部分的操作有可能被综合

但是信号就难讲了。


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ct1991
菜鸟
2014-03-16 17:08:37     打赏
6楼
好的，谢谢了

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