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电子产品世界 » 论坛首页 » DIY与开源设计 » 电子DIY » 使用VerilogHDL语言进行电路设计是不是不够直观呢？

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使用VerilogHDL语言进行电路设计是不是不够直观呢？

dwwzl
专家
2014-04-08 20:55:16     打赏
使用VerilogHDL语言进行电路设计是不是不够直观呢？
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51FPGA
高工
2014-04-08 21:09:53     打赏
2楼
没有原理图设计直观，但原理图不适合大的数字系统设计，各有优缺点，还是建议学习verilog，这是发展趋势。

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