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以下内容转自ADI亚德诺中文技术论坛：https://ezchina.analog.com/message/26365#26365


一些工程师在设计过程中经常会发出疑问“为什么ADC的额定最小和最大增益误差相差如此之大？”
将针对该问题，我们的资深应用工程师David Buchanan与您进行深入探讨并给予解答。



为特定应用选择高速ADC时，增益一般不是关键规格。
在设计阶段会更重视噪声、失真、功耗和价格。但这些年来，我们了解到，一旦ADC和信号链中的所有其他器件得以明确，某些幸运的工程师会计算复合信号链的增益，判断它会如何影响系统。ADC通常不是总偏差的主要贡献者，但某些器件要比其他器件更糟糕。


增益误差指实测满量程与理想满量程之差，通常用满量程的百分比表示。
我看到过的最差增益误差规格是±10%FS，相当于±1dB。 让一些用户担心的是，某些ADC的额定最小和最大增益误差似乎极不对称，对此我表示同情，有些器件的最小和最大%FS规格为–6/+2、–1.5/+3.5，甚至–10/0。用户对此类规格一般不会感到懊恼，但它们是模数转换器，并非纯粹的模拟器件，因此大多数咨询只是想了解其中的原因。


为什么会有很大差异呢？
影响增益误差的因素有多种，包括基准电压误差、基准电压缓冲器增益误差、多通道ADC的通道间偏差，但头号因素却是真正的标称输入范围与额定标称输入范围不一致。这听起来可能很荒谬，但其实是有一些合理原因的。用户可能绝不会想到的一个原因是，目标输入范围常常是在设计或测定ADC之前设置，因为该器件可能要与另一器件功能相容或引脚相容。最小/最大增益规格为–10/0% FS的器件就是这种情况，其设计必须与原先的设计功能相容，而后者指定2-V p-p输入范围，最小/最大增益范围为–4.2/+4.2%。

如果ADC的增益变化在信号链内很显著，我建议重新定义标称输入范围，使其位于分布的中心。对于–10/0%FS器件，只需将标称输入范围调低5%，即设置为1.9Vp-p。希望以上说明有助于澄清困惑。