ISE环境下使用Verilog进行设计出现问题请教-电子产品世界论坛

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ISE环境下使用Verilog进行设计出现问题请教

菜鸟

2015-08-27 10:12:39 打赏

我在ISE14.7中使用Verilog设计一个RAM写功能模块的时候遇到警告如下：

Par:288 - The signal ram_addr_bus<0>_IBUF has no load. PAR will not attempt to route this signal.

我在网上查了是要在Place＆Route中设置环境变量，但不知道怎么解决，请帮忙解答，感谢！

关键词： Verilog ISE ram

专家

2015-08-27 12:52:59 打赏

2楼

这个不懂，帮忙鼎鼎

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