我在ISE14.7中使用Verilog设计一个RAM写功能模块的时候遇到警告如下：
Par:288 - The signal ram_addr_bus<0>_IBUF has no load. PAR will not attempt to route this signal.
我在网上查了是要在Place＆Route中设置环境变量，但不知道怎么解决，请帮忙解答，感谢！
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