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一块电路板，需要在工业或者强干扰场合应用，如何提高抗干扰能力呢？我结合实际经验教训来探讨一下，首先来说说上拉电阻。http://www.gooxian.com/

    在数字逻辑电路中，我们经常使用上拉或下拉电阻，用多了也比较随意， 10K.5.6K.4.7K.1K都能看到，那么到底用多少了？如何量化呢？先来看看我的一个设计教 训：
   在一块应用板中，应用环境比较恶劣，一开始就考虑/很多措施，大小滤波电容一堆，在 PCB走线时很困难，首先当然满足时序要求严格的信号.这样就把异步复位线在后面补线，因为是平时不工作，而且是低电平有效的，就千里走单骑，拉了一条线算是完成任务，上拉 电阻延用了以前的设计选用47K.实际调试时问题来了，一开始单步调试表现出来的现象并 不是系统被复位，而是某些寄存器经常被清空了，悬啊，原因不明，用尽手段去找原因，偶 然发现运行时会重复计数，于是注意意到复位线，先在FPGA内部断开RESET信号，用一 个延时复位计数器替代，一切0K，问题被明确下来。
   上拉电阻怎么选，选多少？计算不复杂，用到的是基础知识，首先明确TTL电平:VH=2.4V,VL=0.4。上拉电阻—般是接电源VCC的。那么被上拉的信号电压 VI=VCC-R*I:其中R是上拉电阻, i是流过上拉电阻的电流，当VI<=0.4V时，VI就是低电平了。我们来估算一下相应的电流，当R选47K时,VCC是3.3V，i=(3.3-0.4)/47000,i=65uA。 当 R 选 10K 时，VCC 是 3.3V, i=(3.3-0.4)/10000,i=290uA。当 R 选1K时，VCC是3.3V， i=(3.3-0.4)/1000，i=2.9mA。如果干扰源线间偶合，我们看到不同的上拉电阻要使VI达到低电平，需要驱动的电流增加，从而增强抗抗干扰能力。
   在应用现场如果条件合适，我们可以用一块实验板直接测量干扰信号值。也可以选用不同 的上拉电阻值来提高抗干扰能力。