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集成电路(Integrated  Circuit，简称 IC)工业作为信息产业的基础，对国民经济和社会 发展产生着日益重要的影响。集成电路设计技术是现代信息技术的基础，作为微电子三大技 术(设计、加工、测试)之一，是技术密集度最高、最具有增值效应的技术。
  集成电路设计是结合信息技术和半导体技术的一个桥梁，主要任务是把应用系统定义的 抽象描述转换成符合硅器件工作原理的电路结构实现并生成集成电路加工数据(layout data)。集成电路设计技术实现的是一种转换:把通讯、计算机等学科领域知识通过微电子 技术转换成提高人类现实生活质量的电子类产品。如果说集成电路技术推动了整个信息技术 领域的快速发展和繁荣。那么作为核心的集成电路设计技术是把现代信息技术与微电子技术 结合起来的桥梁和关键。
  集成电路的发展从小规模集成电路，中、大规模集成电路(LSI)设计，到含几十万门 逻辑电路的超大规模集成电路(VLSI)设计，直至当代数百万至数亿门逻辑电路的专用集 成电路(ASIC)或片上系统(System on Chip，简称 SoC)设计。集成电路设计也逐渐演变成集成 系统设计。
  IC 规模的增大，速度的提高都是建立在工艺进步的基础之上，集成电路加工工艺按照 摩尔定律发展。制造工艺从微米级快速发展到亚微米级(sub-micron)、深亚微米级(deep sub-micron, DSM)，而今己实现了 32 纳米(nm)制造工艺及产品。摩尔在 1965 年提出芯片 的晶体管数量大约每年将翻一番，于 1975 年修正为每两年翻一番的预测。近四十年来，半 导体工业的发展进程大致符合这项定律，工业界不断推出性能更高、功能更强大、单位成本 更低的芯片，芯片的晶体管数量从数千个晶体管增加到数十亿个晶体管，工艺特征尺寸从几 微米缩小到了几十纳米。但集成电路设计生产率的发展远远跟不上工艺水平的进步，加工技 术进步所提供的电路性能、单芯片集成度以及生产线产能的提高远远没有被发挥出来。目前 集成电路设计能力只利用了集成电路加工工艺所创造的技术潜力的 1/3 左右。
  集成电路设计按照系统功能信号的特征可以分为模拟电路和数字电路两种类型。数字集 成电路包括各种门电路、编译码器、触发器、计数器、寄存器等，微处理器芯片是数字集成 电路的典型代表。模拟电路包括各种 A/D、D/A 转换电路;驱动电路;射频(RF)电路; 微波器件;传感器;光电器件;功率器件等。各类模拟电路使用的设计方法大的流程基本相 同，不同的是对分析和计算的模型选择以及分析精度的要求。由于 SoC 技术的发展，数模 混合电路成为重要的电路形式。
集成电路设计技术是一种方法学，主要解决将某种功能用硅器件实现时，与硅器件特性 相关的电学、电磁学、几何学、光学等方面的问题。集成电路设计技术的表现形态可以是一 套设计规则、设计流程、IP 以及电子设计自(Electronic Design Automation，简称 EDA) 工具。
  EDA 工具在目前的集成电路设计中承担了非常重要的角色。随着集成度和设计复杂度 越来越高，要解决上千万甚至上亿晶体管的互连，使用人工的方法是不可想象的。而且，在 不断进步的工艺条件下，器件和电路的电学特性、互连线上信号行为、器件模型、时序以及 功耗的分析也越来越复杂，离开 EDA 己经无法进行。EDA 技术发展到今天，己经成为承载 集成电路设计方法学的一个重要和主要的载体。许多最先进的集成电路设计方法学都以 EDA 工具的最终形式表现并被业界应用。
全流程的 EDA 工具包含设计和验证两个领域的方法学。设计方法包括逻辑综合、物理综合、布局布线、版图设计等技术。验证方法包括功能验证、动态模拟、静态时序分析、寄生参数提取、信号完整性分析、功耗分析、物理验证等技术。本书将对集成电路设计与验证 两个领域的主要方法技术和工具进行系统性的介绍。
2 设计流程
  现 代 集 成 电 路 设 计 通 常 采 用 自 顶 向 下 方 法 ， 一 般 从 用 硬 件 描 述 语 言 ( Hardware Description Language, HDL)描述系统行为开始，由综合工具将描述转换为逻辑网表，为了 获得更高的性能和更小的面积，通常要对逻辑进行优化。经过库单元映射和版图设计，直至 最后投片。图 1-1 给出了典型的全定制与半定制集成电路设计流程。全定制验证与半定制验 证在验证方法及所使用的 EDA 工具上都有很大的不同，复杂的集成电路设计往往会采用全 定制与半定制相结合的方法。

  全定制设计是在晶体管级进行。如图 1-11-1(a)所示，设计与验证流程主要包括:电路设 计阶段采用特定的电路结构实现指定的功能，需要通过 SPICE 模拟验证电路是否满足功能 规范及性能指标;版图设计阶段手工绘制对应电路结构的版图，并需要进行设计规则检查 (DRC)、电气规则检查(ERC)以及版图与原理图对照检查(LVS);版图设计完成后，提 取带寄生参数的网表进行版图后模拟，验证版图设计是否达到性能指标。

  半定制设计流程主要分为系统设计、RTL 设计、综合、可测性设计、物理设计等阶段， 如图 1-11-1(b)。图中灰框表示设计流程中相应的验证工作。整个验证流程包括:从系统规范 出发，制订验证计划，设计流程中每一步验证工作均按照计划进行。系统级验证的目的是验 证系统设计建立的行为级模型是否满足功能规范，功能模拟验证 RTL 级设计的功能正确性， 等价性检验用于验证 RTL 级设计与综合后门级网表的功能等价性，物理设计阶段进行门级 模拟进一步确保功能正确，并通过静态时序分析验证系统是否满足时序要求，对芯片物理验 证确保所实现的设计对象没有违反物理设计规范。
  我们对半定制设计流程中的各个阶段做一个简要介绍。
(1)  系统设计阶段
  系统设计阶段需要根据产品目标的要求，确定诸如功能、性能、接口规格、环境温度及 功耗等规格，进行软硬件划分和总体结构的设计。
  为了达到系统设计指标并且充分利用硅器件特性达到最优的性价比，在进行系统设计 时，系统模块的划分以及算法结构设计需要考虑物理实现时的特性。
(2)  RTL 设计
  系统设计完成后，可以依据功能将整个芯片划分为若干功能模块，并用 VHDL 或 Verilog 等硬件描述语言实现各模块的设计。用抽象的类高级语言(硬件描述语言)对电路系统行为、 时序以及拓扑结构进行描述，大大提高了集成电路设计人员对系统复杂度的控制能力。
  RTL 描述后，可以使用模拟器对设计进行 RTL 级功能验证。 在模块级模拟基础上，进行模块对接和系统级互连，开发芯片系统级功能模拟码，并进
行系统级模拟。
(3)  逻辑综合
  确定 RTL 设计描述正确后，可以使用逻辑综合工具进行综合，转换成目标工艺库的门 级网表。综合过程中，需要选择适当的单元库(library)。
  综合技术利用了类似高级语言编译的思想，将较高层次硬件抽象向较低层次物理实现转 化，该过程很像高级语言转换成汇编直至微指令代码的编译过程。因此，综合技术在九十年 代初也被称为硅编译技术(silicon compile)。
  综合是约束驱动的，综合工具以 RTL 描述、约束和单元库为输入，产生满足约束的门 级网表。综合约束包括优化约束(如时序、面积、功耗)和设计规则约束(如最大电容、最 大转换时间、最大扇出)两大类。
  硬件描述语言的编码风格(coding style)是决定综合工具效率和网表质量的重要因素。 综合工具可以较好地进行局部优化，但不可能改变代码描述和算法结构。因此，RTL 编码 时，一定要注意采用好的编码风格。
  综合后可以进行系统级综合后模拟与静态时序分析。用静态时序分析工具对综合后网表 进行静态时序分析，提取 SDF 延时反标文件，进行综合后模拟。
  该阶段也可以对全芯片进行 FPGA 验证。选定 FPGA 验证平台，将网表下载到 FPGA中，验证实现的正确性。
(4)  可测性设计
  对综合后网表，一般要通过边界扫描、全扫描、BIST 多种手段实现可测性设计(design for testability ，简称 DFT)，确保芯片高故障覆盖率。
  通过可测性设计，可以有效提高内部电路节点的可控制性(controllability)和可观察性 (observability)，从而便于进行测试生成和测试。
(5)  物理设计

   物理设计在网表的基础上实现可用于投片的版图数据，一般按照布局规划、布局、布局优化和时钟树综合、预布线、布线、天线修复、布线优化、寄生参数提取、物理验证与交互 修改等步骤进行。在物理设计中，版图规划(Floorplanning)完成分组、分区、电源规划、引 脚排布等任务。布局(Placement)指将设计好的功能模块合理地安排在芯片上，规划好它们的 位置。布线(Routing)则指完成各模块之间互连的连线。在布局布线后可以进行参数提取，提 取线网的电阻(R)和电容(C)。
  在设计流程中逻辑综合及其以前的步骤称为前端，而版图规划、布局和布线等物理设计 工作称为后端。如果设计在布图后不能满足时序要求，就需要重新优化和综合，以满足时序 约束。随着互连延时所占比重增加，在前端和后端间以最少的迭代次数实现时序收敛成为关 键问题。综合时需要对线延时进行估计，传统的统计线负载模型存在估计不精确的问题。可以在实际布线前进行版图规划和参数估计，产生定制线负载模型，在综合阶段就可以基于定制负载模型，提高综合结果的质量。此外，将逻辑综合和布局结合在一起的物理综合技术也 是加速时序收敛的重要技术途径。