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这是LTC2325-16的ADC评估板（DC2395A）里一个防止CNV_EN引脚抖动的电路

分析电路原理确实是原理图里说的那样，CNV的上升沿（D触发器的Q')是由CNV_EN的上升沿控制的，CNV的下降沿是在CNV_EN为低后CP的下降沿控制的。
我的问题是CNV的上升沿才是启动转换的时间，CNV的上升由CNV_EN上升沿控制并不能防止采样开始时间的抖动，如果只防止CNV下降沿抖动控制转换时间这个电路是不是就没意义了？

说明如下

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This circuit conditions the edges of the ~CNV pulse as follows: The rising edge of ~CNV is driven by a rising edge of CNV_EN. The falling edge of ~CNV is driven by a rising edge of CLKIN, so it is wider than 'N' clock cycles. The circuit serves to eliminate jitter on the ~CNV pulse due to CPLD jitter. The risiing edge of the ~CNV pulse is thus driven by CNV_EN, not CLKIN.

该电路按以下方式调节〜CNV脉冲的边沿：

  〜CNV的上升沿由CNV_EN的上升沿驱动。

  〜CNV的下降沿由CLKIN的上升沿驱动，因此它比“ N”个时钟周期宽。

  该电路可消除由于CPLD抖动引起的〜CNV脉冲的抖动。

  因此〜CNV脉冲的上升沿由CNV_EN而不是CLKIN驱动。

”

D触发器的Q'接ADC的CNV引脚，CNV的上升沿用来采样，下降沿用来转换。

开始的时候我怀疑自己，分析过后我又开始怀疑这个电路，为了安全起见我在LTC2386-16的ADC评估板的原理图里找到另外一个不同的电路，解释说明正好和这个相反，如果说第一个原理图画错了，那么它怎么错的这么自然呢。

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This circuit conditions the edges of the CNV pulse as follows: The rising edge of CNV is driven by a rising edge of CLKIN. The falling edge of CNV is driven by a falling edge of CNV_EN, so it is wider than 'N' clock cycles. The circuit serves to eliminate jitter on the CNV pulse due to CPLD jitter. The risiing edge of the CNV pulse is thus driven by CLKIN, not CNV_EN.

该电路按如下方式调节CNV脉冲的边沿：
  CNV的上升沿由CLKIN的上升沿驱动。
  CNV的下降沿由CNV_EN的下降沿驱动，因此它比“ N”个时钟周期宽。
  该电路用于消除由于CPLD抖动引起的CNV脉冲抖动。
  因此，CNV脉冲的上升沿由CLKIN驱动，而不是由CNV_EN驱动。