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现今电子产品轻薄短小伴随追求更高信号传输质量发展趋势，使得电路板尺寸愈来愈小，各层走线密度也愈来愈大，特别当信号速度持续加快时，串扰（Crosstalk）问题也愈趋严重。串扰会直接影响信号是否能正确接收，因此如何降低噪声干扰成了PCB设计团队需面对的重要课题。

本文将透过设计实例详解如何使用Allegro®PCBDesigner中的IDA（In-DesignAnalysis，设计同步分析）Crosstalk分析功能，只要搭配零件模型的挂载，EE/Layout人员就能于设计中同步进行SI等级的串扰分析，预先消除常见的信号串扰问题，并达到更为精确的结果，使设计效率提升，不良机率减少。

1串扰（Crosstalk）挑战

当我们处在低隔板的办公室环境中时，如果周遭刚好有几位说话很激动且又很投入的同事的话，我们就很容易收到此起彼落不同方位的声压来源，且若有时同个方向的几位同时发声时，那个声压的影响会更加乘、更加有感。当这情境若发生于电子产品设计上，就是我们常见的串扰（Crosstalk）问题！

串扰，又称串音干扰，简言之就是两传输线间的电感/电容耦合现象，信号在动态线（acTIveline）或称攻击走线（aggressorline），会将一部份的信号传到无信号的静态线（又称受害走线，vicTImline）上，而造成耦合干扰问题。如下图（1）例子中传输信号的传输线，受害线旁边攻击线的工作电压有的是1V有的为2.5V，因强度不同，它们对受害或静态线产生耦合噪音的影响程度也会有不同。

现今电子产品轻薄短小伴随追求更高信号传输质量发展趋势，使得电路板尺寸愈来愈小，各层走线密度也愈来愈大，特别当信号传输速度持续加快时，串扰问题也愈趋严重，如何降低噪声干扰成了PCB设计团队需面对的重要课题。

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抑制串扰解决之道

串扰（Crosstalk）直接影响信号是否能正确接收，对于PCB设计更是为一大棘手问题！为减少串扰，有的会使用3W规则规范，确保线间距够大使得不相互干扰，不过如同我们在技巧二-Coupling篇所述3W规则下是单纯以间距来稽核，其缺点就是准确度不足，并且也易导致成本增加。

当我们再细看串扰分析时，不同的工作电压位准会有不同的影响强度。不同的相位组合下有的可能反相有机会减低甚或抵消，有的反而因同相影响更放大，或跟受害线是高或低位准也会有不同抗干扰程度的影响。所以我们就需要进行各种干扰设定分析检查，但不同的方式其准确度也会有所差异，如下图（2）所示，欲往右的方式准确度愈高，即为串扰评估（EsTImatedXtalk）和串扰仿真（SimulatedXtalk），但这就需要为零件挂上Models才会有零件的行为，以达到更为精确的结果。

因此对PCB设计上来说，除了先前介绍过的Coupling信号耦合快筛检查之外，若因为干扰源的强度/行为等不同，而需要做更细致的信号串扰分析的话，如能有一直观辅助分析工具，只要再搭配零件模型的挂载，其分析上会有零件模型的特性且会考虑上述的多种情境，自己就可以于设计中同步进行SI等级的串扰分析并达到更为精确的结果，而不需要倚靠SI人员，使设计效率提升，不良机率减少。

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如何执行Crosstalk分析

现在Allegro中导入了Sigrity专业的仿真分析技术，将IDA（In-DesignAnalysis，设计同步分析）带入PCB设计流程之中，EE或Layout工程师只需再多挂载零件模型，就可以轻松实现SI等级的串扰分析，预先并可更精确地掌握设计中的串扰问题！