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内容提要
本章介绍了在VHDL编程设计中，描述方法对电路 结构的影响，不同的状态机描述方法，层次化设 计的基本思想和原则，Block RAM的结构、VHDL 程序、宽度和深度组合形式，基于IP Core的 Block RAM设计，数字延迟锁相环（DLL，Delay Locked Loop）、全局时钟网络（Global Clock Networks）、DCM（数字时钟管理器，Digital Clock Manager）的结构特点与应用。
知识要点
> VHDL编程
> 描述方法
> 状态机
> 层次化设计
> Block RAM
> IP Core
> 数字延迟锁相环
> 全局时钟网络
> 数字时钟管理器
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