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由此，我们可以画出采样端波形大致如下：



根据ADC内部结构和，我们可以很轻松的推导出，第二阶段的时间远远大于第一阶段的时间，同时，我们也可以推导出，采样时间和输入电阻必须满足：



按照正常采样，第二阶段采样时间必须要满足输入电阻、输入电容和采样电容并联的乘积关系。如果采样不足，又会出现怎样的情况呢？在采样开关断开之后，采样保持阶段，由于Cx变小，输入电容充电速度明显加快，此时，Csh电压几乎不变，大致波形应如下（具体推导公式不再列出）：



结合该客户反馈的测试结果，我们大致判断出，客户这个问题是由于在未达到采样条件时就开始进行ADC采样并转换引起。

解决方案
结合上述电路模型及其推导公式，我们该如何解决此类问题呢？我们给出三种建议：

A.延迟采样时间；

B.加大输入电容；

C.增加驱动电路，重构输入阻抗。

实施细节

一、延迟采样，增加采样周期
这一点不难理解，只要采样速率没有要求，理论上来说，增加采样周期，完成ADC转换完全没问题，本文不做重点讲解。

二、加大输入电容
我们在很多ADC采样场合都看到ADC输入前端有一个电容，如果我们设定Rin非常小，忽略不计，那么这个电容有何作用呢？本文中，我们有一个推导公式：



由于在每个采样周期内，输入电容和采样电容的电压值都会相对固定，如果我们通过调整输入输入电容和采样电容的比值来调整第一阶段的快速充电时间，这似乎不失为一个好办法。

但是，当输入电源发生变化的时候，由于采样电容吸收能力有限，采样端输入电容泄放又会遇到新的难题。同时，对于高频信号来说，电容越大，等效阻抗会更小。

所以，在采样端引入输入电容的时候，我们需要非常谨慎，这个电容大多数是用来做高频分量滤波用的。

三、增加驱动能力，重构输入阻抗
我们再回到第2阶段采样时间这个公式：



如果我们能够降低输入阻抗，就会大大缩短采样时间，目前增加驱动有两种主流方法：

第一种是用变压器来做驱动电路，这个方法有一个弱点，只能针对交流信号，对工作频率有要求，需要做匹配设计。

另一种方法是用运放做跟随器，这样可以大大降低信号端的内阻，大多数模拟前端都采用这种方法来做前端设计。



经过和客户确认，客户后来采用运放做跟随驱动的方法，重新测试一版，测试采样端波形如下图，从硬件电路来看，应该找到问题所在，目前还在验证中。