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DS90UB928Q-Q1:DS90UB928Q-Q1/927LVDSCLK信号衰减问题

路人甲123
助工
2024-02-29 11:17:34     打赏

问题现象：

当SOC(927  LVDS输入端)设置为54Mhz时，CLK幅度为48mV左右，但是928 LVDS输出端 CLK幅度出现衰减24mV左右，与927输入信号不一致，

当我们把CLK频率降低为20Mhz时，927输入端与928输出端并不会出现衰减现象。

需求：

LVDS CLK信号传输一致，不出现衰减。

927  LVDS输入端附图：

928 LVDS输出端附图：

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关键词： DS90UB928Q-Q1     LVDS    

zhangsfan
菜鸟
2024-02-29 11:18:44     打赏
2楼

您好，第一张图是RxCLKIN 的差分信号Vid的波形还是RxCLKIN+或RxCLKIN-单端的波形?

从波形和幅值来看，不满足1.2V共模电压，以及Vid的幅值范围要求：

其次RXCLK的jitter要求对于FPD link整个link也是非常重要的，要测量下是否满足。


在满足输入要求的前提下，才能确保FPD link的正确传输。所以我建议是先确保输入时钟先满足927的输入要求。

从上面给的波形来看，输出波形不但幅值衰减同时也失真了。



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