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我在做一个电路设计的时候,

用的是vhdl语言,在仿真时没

有问题.
然后做了综合,得到

了门级电路(用synopsys综合

的),将该门级电路
存为vhdl格式的文件

,然后再分析,用vhdlan命令检

查通过,没有任何
warring和error,但

是再用vhdlan去分析测试文件

testbench时候出现
下面错误:
--+ port map

(SEARCH_DATA =>

SEARCH_DATA,

REFERENCE_DATA =>

REFERENCE_DATA, CLK =>

CLK, RST => RST, CTL_WORD

=> CTL_WORD, OUTSUM_3 =>

OUTSUM_3,

^
**Error: vhdlan,543

test_array_line.vhd(106.1

):
Actual designator not

of the correct type -

STD_LOGIC_VECTOR

expected.
--+ port map (SEARCH_DATA

=> SEARCH_DATA,

REFERENCE_DATA =>

REFERENCE_DATA, CLK =>

CLK, RST => RST, CTL_WORD

=> CTL_WORD, OUTSUM_3 =>

OUTSUM_3,

^
**Error: vhdlan,543

test_array_line.vhd(106.1

):
Actual designator not

of the correct type -

STD_LOGIC_VECTOR

expected.
但是该testbench文

件用于综合前的vhdl文件是没

有错的,仅仅是将指定元件的
结构体换成综合后的

,而元件的端口根本没变,因此

不应该出现端口匹配的问题
啊?谁知道怎么回事?