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PLD的速度

tanke
菜鸟
2005-09-09 15:39:30     打赏
计数器最后的频率和实现的位数、采用的方法、每次走线的结果有关。 如 XC31xx-2， D-flip-flop = 2ns，一个标准 4-bit 计数器宏单元 大约可以达到 50-100M，如果级连成 64 bit，就看你怎么做了， 除 了连线延迟不好估计外，其他的延迟靠拓扑计算是可以估计的。想做 高速的，就不能用类似74xx的普通级连。
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关键词： 速度    

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