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在美国加刚结束的DesignCon展览会上，讨论90nm设计挑战的一个座谈小组达成了一种有趣的共识：即解决90nm设计问题的方法不是想方设法去直接解决，而是避免它们的发生。 考虑到在90nm设计中已经发现的一连串问题，包括越来越多的串扰、漏电流、电源电压下降、高成品率设计和电迁移等，不少演讲者警告道，试图在设计后端通过分析来解决这些问题是不切实际的。 “你必须从设计的初始阶段就争取避免这些问题，因为在设计后期去发现和解决它们是根本不现实的。”LSI Logic公司技术行销副总裁Ronnie Vasishta表示。 不过，应该如何来实现这种设想仍是有争议的事。Vasishta提议了一种从底层规划和RTL编码的早期就开始采用‘设计纠正(correct-by-design)’方法。“在RTL编码过程中你必须要考虑布局和全局布线，”他解释道，“由于必须要考虑到所有的变量，因此在门级就开始处理布局和布线问题实在是太复杂了。” Cadence设计系统公司高级副总裁兼首席技术官Ted Vucurevich亦赞同此观点。 “在90nm设计阶段，金属走线的时延已经代替晶体管成为最主要设计问题，”他指出，“你必须在设计的早期就开始考虑走线拓扑和金属层的分配问题。” 在座谈期间，与会人士反复强调这样的理念，即RTL模型必须包含对走线的描述，而不仅仅是对逻辑的表述。同样的声音还能从正在进行130nm设计的开发团队中频繁听到，虽然他们没有出席此次座谈会。 前端设计 在随后的讨论中，Vucurevich阐述了他对正确的90nm前端设计流程的理解。“你首先需要构建一个功能虚拟原型，”他认为，“在当今设计的复杂程度下，在掩模级进行设计优化是不可能的。因此，你必须一开始就在虚拟原型中处理它们。” 他进一步将这种硅虚拟原型描述为一种经过布局和布线后的RTL，至少在全局布线级，根据快速算法，硅虚拟原型能够生成最终布线的一种保守接近。关键是寻找到这样一个抽象级，它使得设计者有可能在毋需进行详细布线的情况下检查预估的布局和布线，以发现明显的信号完整性或功耗问题。 这暗示着对这种虚拟原型的研究将催生这样的RTL代码检查工具，它们不寻找逻辑错误，而是寻找本身会造成布线问题的结构。这些工具将与那些可直接从RTL预估占位面积、布局和主要布线的工具协同工作。 如果业界开发不出这样的工具，我们还有另一种替代方法，即基于平台的设计。Vucurevich描述了一种方法，它能够识别主要的设计模块，并采用嵌入式处理器上的软件、金属掩膜可编程性和某些可重编程逻辑的组合，将它们分别加以实现。因此，很可能会产生信号完整性或功率问题的许多设计工作将能在创建平台之前完成。单个设计将更类似于选择模块和使模块具有特征性的工作，而不是从头开始设计硬件。在90nm阶段，预先设计好的可配置平台概念正开始受到业界的认真注意。