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VHDL,PORT 在VHDL中不通过PORT，多个实体间如何共享一个信号？
问
不通过PORT，多个实体间如何共享一个信号？
我想通过共享程序包中定义某个signal，在其他实体中引用包中的这个变量，编译错误如下：
Error (10001): Verilog HDL or VHDL error at servo.vhd(228): unsupported reference to global signal or variable ttt
Error (10001): Verilog HDL or VHDL error at typepackage.vhd(10): ttt is declared here。
如果只在包中申明，实体中不引用是可以通过编译的。纳闷。。。
答 1: 带时序的COMPONENT组件设计中VHDL需要做很多重复的工作
我想通过共享程序包中定义某个signal，在其他实体中引用包中的这个变量，编译错误如下：
Error (10001): Verilog HDL or VHDL error at servo.vhd(228): unsupported reference to global signal or variable ttt
Error (10001): Verilog HDL or VHDL error at typepackage.vhd(10): ttt is declared here。
如果只在包中申明，实体中不引用是可以通过编译的。纳闷。。。
答 1: 带时序的COMPONENT组件设计中VHDL需要做很多重复的工作
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