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问 小弟第一次做ARM系统开发,处理器采用s3c2410,用六层板布线,最重要的应该是cpu与sdram之间的走线了,比如时钟,地址,数据线等,有没有一些具体的要求啊?
我试着布了一下,2410出来的地方线布得很密,也打了不少孔,自己都觉得胆战心惊.到sdram的时钟线也走得不直.肯定得改改了.
请有经验的各位兄弟姐妹提些建议,不胜感激!
答 1: re自己顶一下.望高手指点. 答 2: 求教 ： s3c44b0如何进入stop模式及sdram如何self-refresh各位：
   我让44b0进入stop模式，然后设置sdram为self refresh模式，但是中断返回后，sdram中数据丢失，各位帮忙分析一下。

;****************************************************
;*    The function for entering power down mode        *
;****************************************************
;void EnterPWDN(int CLKCON);
EnterPWDN
    mov        r2,r0               ;r0=CLKCON
    ldr        r0,=REFRESH        
    ldr        r3,[r0]
    mov        r1, r3
    ldr     r3, =0x7fffff
    and     r1, r1, r3
    ldr     r3,[r0]
    orr        r1, r1, #0x400000   ;self-refresh enable
    str        r1, [r0]

    nop     ;Wait until self-refresh is issued. May not be needed.
    nop     ;If the other bus master holds the bus, ...
    nop        ; mov r0, r0
    nop
    nop
    nop
    nop

;enter POWERDN mode
    ldr        r0,=CLKCON
    str        r2,[r0]

;wait until enter SL_IDLE,STOP mode and until wake-up
    ldr        r0,=0x10
0   subs    r0,r0,#1
    bne        %B0

;exit from DRAM/SDRAM self refresh mode.
    ldr        r0,=REFRESH
    str        r3,[r0]
    mov        pc,lr

    LTORG 答 3: 2410布线没有什么关系，只要距离不是太长就可以，reset线要注意 答 4: PCB布线有要求1、确定层叠结构，把6层板电源、地、信号划分好

6层板层叠比较别扭，中间两层无隔离。

成本低S2/S3无隔离    顶层信号1 / 电源层 / 信号2  //  信号3 / 地层 / 底层信号4
成本高效果好         顶层信号1 / 电源层 / 信号2或电地  //  信号3或电地 / 地层 / 底层信号4

    =====    玻璃纤维基板
    -----    FR4绝缘介质材料
    S(*)     信号层(层号)
    TOP      顶层信号层
    BOTTOM   底层信号层
    
    TOP          TOP          TOP        TOP
  -------      -------      -------    -------
    GND2         +5V          +5V       +3.3V
  =======      -------      -------    -------
    +5V          S3           S3          S3
  -------      =======      -------    -------
   BOTTOM        S4           GND4       GND4
               -------      =======    -------
                 GND5         GND5        S5
               -------      -------    -------
                BOTTOM        S6        +1.5V
                            -------    -------
                             +3.3V        S7
                            -------    -------
                             BOTTOM      GND8
                                       =======
                                         GND9
                                       -------
                                         S10
                                       -------
                                        +1.0V
                                       -------
                                         S12
                                       -------
                                        GND13
                                       -------
                                         S14
                                       -------
                                        +1.8V
                                       -------
                                        BOTTOM


2、搜“公共时钟同步”，了解CPU和SDRAM的布线理论依据，根据公式计算各参数。
   如：http://www.21ic.com/news/n1841c75.aspx
       http://www.51eda.com/Article/embed_system/asictech/200411/1436.html 答 5: 器件的布局很重要一定要把器件的布局设计好，2410的管脚排列是有一定的规律的，与SRAM 、NAND FLASH 等的联接线要有规则，注意RESET和时钟部分的处理，尤其小心平行干扰，如果不是很在意成本的话最好用8层板，这样可以合理的分布地线，以及电源分布及滤波是系统是否可靠运行的关键。 答 6: 多谢各位！我采用六层板．
方案是：顶层信号1 / 地层 / 信号2  //  信号3 / 电源层 / 底层信号4
我的布局采用类似三星官方开发板的布局．感觉比较合理．
多谢各位了． 答 7: 不用客气，祝你成功我的EMAIL:  sale.justlead@gmail.com 多多探讨！ 答 8: 2410PCB顶层信号1 / 地层 / 信号2  //  信号3 / 电源层 / 底层信号4
是6层板的精简结构。在更高速的电路中会取消信号3层叠层结构变为
顶层信号1 / 地层 / 信号2  //   电源层 / 地层  / 底层信号3
在采用“顶层信号1 / 地层 / 信号2  //  信号3 / 电源层 / 底层信号4”
的时候信号2和信号3的走线尽量垂直。 答 9: 四层信号层只好选择那种方案了正如楼主所说，顶层信号1 / 地层 / 信号2  //   电源层 / 地层  / 底层信号3，这种方案在六层板设计中更好，但我想要有四层信号层．所以只好选择两个信号层挨着的方案了．
用六层板来布２４１０,还是有点挤，主要是在２４１０与存储芯片相连的地方．

顺便问问各位：２４１０到各存储芯片，数据线和地址线上加驱动芯片是否必需的？还是可有可无？三星官方板采用了，但要专门逻辑来控制数据线的方向．
答 10: 相临两层信号之间无电地隔离时，    除了要注意信号垂直正交外，更重要的是要消除环路面积(直流环和交流环)。不同层的不同信号或者不同层的相同信号容易形成环路，即使未构成直流环路，由于分布参数的存在也会形成交流环路，当环路面积内的磁通发生变化时会感应出电流，面积越大感应越强，如果中间有电地隔离就无所谓，如果没有，效果无法预测。布线时要确保环路面积最小，没办法，这是减少电地层的代价。
    一般TTL可以直接带8个负载，一般取6，CMOS器件带负载能力更弱，还应酌情减少。你数一下总线上挂了几个设备，如果小于等于6就不用加驱动，否则，在5个设备上再加一个驱动器件，扩展驱动更多设备，245/244的驱动经过特殊设计，带负载能力更强，输入阻抗更大。不过增加一级驱动就会引入延迟，计算时序时要考虑这个因素，延迟参数见驱动器件数据手册。另外，要考虑负载均衡问题，如D0-D7挂了6个器件，D8-D31闲置，尽量充分利用各个数据线，减少驱动器件，降低成本。
    驱动部件增加了成本和额外逻辑及功耗，若总线上挂的器件比较少，完全可以不用，不必教条参照老外的设计，性能不会下降，这样能够达到最佳性价比。 答 11: 感谢gdtyy你说得很清楚,谢了.实际上我也没有加驱动芯片,呵呵