EEPW论坛

问 我用STV0299B作为QPSK解调器，解调数据经Viterbi译码器后输出，其中的解交织、RS译码和解扰都被屏蔽，请问，clk_out口上输出的码时钟占空比还是datasheet上所说的40%~60%吗？我测到的clk_out口上的码时钟都是以芯片主时钟脉冲的形式输出的。而且还遇到一个棘手的问题：每次复位重新烧写配置的时候，clk_out口上的码时钟都不一样，时对时错，但每次都很稳定。不正确的情况是这样的：在正确的码时钟脉冲后会有规律地插入主时钟脉冲，形式如图所示。图中1是码速率正常的情况，但占空比不太对，下面的2～5就是多插入主时钟脉冲的情况。
请各位大虾指点小弟一下，先谢了！ 答 1: 我的联系方式ssource@126.com
qq：13648576