|
帖子主题 |
回复 |
人气 |
|
无需板仿真即可估计实际的输出时序
[Rancho]
|
0 |
1932 |
|
|
133 MHz PCI-X 到128 MB DDR 小型 D
[Rancho]
|
0 |
1502 |
|
|
Virtex-5 系列高级封装
[Rancho]
|
0 |
1620 |
|
|
使用 Virtex-5 FPGA 器件实现 DDR SDRA
[Rancho]
|
0 |
2492 |
|
|
单纠错和双检错（中文版）
[Rancho]
|
0 |
1892 |
|
|
利用 Virtex-4 器件实现 QDR II SRAM 接
[Rancho]
|
0 |
2131 |
|
|
使用 Virtex-4 FPGA 器件实现 DDR SDRA
[Rancho]
|
0 |
2231 |
|
|
利用 Xilinx FPGA 和存储器接口生成器简化存储器接
[Rancho]
|
0 |
1965 |
|
|
将 64 位 DDR 存储器总线与 32 位微处理器总线接口
[Rancho]
|
0 |
1881 |
|
|
使用 ISERDES 和 OSERDES 实现高性能 DDR
[Rancho]
|
0 |
2772 |
|
|
利用直接时钟控制技术实现 DDR2 SDRAM 物理层
[Rancho]
|
0 |
1897 |
|
|
用于实现 RAID6 奇偶性的硬件加速器
[Rancho]
|
0 |
1835 |
|
|
存储器接口应用指南概述
[Rancho]
|
0 |
1694 |
|
|
面向 Virtex-4 FPGA 的可综合 CIO DDR
[Rancho]
|
0 |
1833 |
|
|
更宽的块存储器
[Rancho]
|
0 |
1529 |
|
|
XAPP702 - 使用 Virtex-4 器件实现 DDR
[Rancho]
|
0 |
1738 |
|
|
面向Virtex™-II Pro FPGA的DDR2 SDR
[Rancho]
|
0 |
1799 |
|
|
用于 RAID6 奇偶生成/数据恢复控制器的硬件加速器
[Rancho]
|
0 |
1754 |
|
|
Using Digitally Controlled Imp
[Rancho]
|
0 |
2454 |
|
|
参考设计：带有 OPB 中心 DMA 的 MCH OPB E
[Rancho]
|
0 |
1751 |
|
|
参考系统：带有 OPB 中心 DMA 的 PLB DDR2
[Rancho]
|
0 |
1813 |
|
|
从配置 PROM 读取用户数据
[Rancho]
|
0 |
1468 |
|
|
在 Spartan-3A FPGA 内实现 DDR2-400
[Rancho]
|
0 |
2224 |
|
|
使用 Virtex-4 器件的 DDR2 控制器（267 M
[Rancho]
|
0 |
1696 |
|
|
Virtex-5 FPGAs RLDRAM II 寄存器接口
[Rancho]
|
0 |
1674 |
|
|
Accelerating System Designs Re
[Rancho]
|
0 |
1858 |
|
|
High-Performance DDR2 SDRAM In
[Rancho]
|
0 |
2227 |
|
|
The purpose of this white pape
[Rancho]
|
0 |
1937 |
|
|
Virtex 器件中的多个 CAM 设计概述
[Rancho]
|
0 |
1629 |