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问个入门问题：时序功能与逻辑功能的不同

风语者
助工
2009-02-20 09:43:51     打赏
是不是当CPLD需要时序功能的时候就需要外接晶振？如果只是逻辑功能的话就不用了？
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关键词： 问个     入门     问题     时序     功能     逻辑     不同    

Jason_Zhang
高工
2009-02-20 10:04:51     打赏
2楼
是的，CPLD内含时序电路时，需外接时钟（如有源晶振或其它时钟信号），只有组合电路时，可以不接时钟。
更正一下楼主的说法，逻辑包含组合逻辑和时序逻辑。因此楼主问题中的“逻辑”应改为“组合”更贴切。

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风语者
助工
2009-02-20 10:55:48     打赏
3楼

谢谢楼上的。又学到了


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风语者
助工
2009-02-20 11:02:45     打赏
4楼

问题再补充：
在这种语句中：
` timescale 1ns /100ps
时间精度是0.1ns的话，那我们选择晶振的频率是不是就必须有一定的要求？


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Jason_Zhang
高工
2009-02-20 12:24:16     打赏
5楼
` timescale 1ns /100ps，仅在做仿真时有效，综合器并不理会，因此与晶振没有任何关系。仿真与综合是两码事。

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风语者
助工
2009-02-20 14:06:53     打赏
6楼

你在例如
#5 a=b;
之类的语句中，那个时延是如何计算的？
5个晶振时钟周期吗？


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风语者
助工
2009-02-20 15:23:24     打赏
7楼
那个5 是晶振时钟周期还是我自己可以定的周期呢，在有的编程教程中我看到自己可以设时间周期的好像？

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Jason_Zhang
高工
2009-02-20 22:36:52     打赏
8楼
#5 a=b同样只在仿真时有效，指的是延时5个单位时间，例如'timescale 1ns /100ps，就是延时5ns，对于综合器来说，#5将被忽略，因为硬件的延时与具体的硬件结构和工作环境有关，不是综合器可以设定的。
建议“风语者”先看一些资料，弄明白仿真和综合的关系。仿真是严格按照verilog的语意来做的，可以用软件的思路来理解；综合则是综合器根据设计者的意图进行“揣测”的，可综合的语句只是verilog语言的一个子集。

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jpp
高工
2009-02-21 15:39:33     打赏
9楼
要看满足什么样的性能指标的，有的时候要求使用CPLD的内部高频时钟的时候还是要接外部晶振的，在内部倍频到很高的频率，当然如果不是强烈要求高精度的话，使用它内部的就够了。

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Jason_Zhang
高工
2009-02-23 18:51:22     打赏
10楼
有点不解jpp的话，CPLD还有自带内部时钟和PLL的吗？有的话，能告知型号吗？

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