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【语言实验】《Verilog HDL程序设计教程》程序例子附件

专家
2009-08-19 14:24:26    评分

王金明:《Verilog HDL程序设计教程》程序例子,带说明。
【例 3.1】4 位全加器
【例 3.2】4 位计数器
【例 3.3】4 位全加器的仿真程序
【例 3.4】4 位计数器的仿真程序
【例 3.5】“与-或-非”门电路
【例 5.1】用 case语句描述的 4 选 1 数据选择器
【例 5.2】同步置数、同步清零的计数器
【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值
【例 5.5】用 begin-end 串行块产生信号波形
【例 5.6】用 fork-join 并行块产生信号波形
【例 5.7】持续赋值方式定义的 2 选 1 多路选择器
【例 5.8】阻塞赋值方式定义的 2 选 1 多路选择器
【例 5.9】非阻塞赋值
【例 5.10】阻塞赋值
【例 5.11】模为 60 的 BCD码加法计数器
【例 5.12】BCD码—七段数码管显示译码器
【例 5.13】用 casez 描述的数据选择器
【例 5.15】用 for 语句描述的七人投票表决器
【例 5.16】用 for 语句实现 2 个 8 位数相乘
【例 5.17】用 repeat 实现 8 位二进制数的乘法
【例 5.18】同一循环的不同实现方式
【例 5.19】使用了`include 语句的 16 位加法器
【例 5.20】条件编译举例
【例 6.1】加法计数器中的进程
【例 6.2】任务举例
【例 6.3】测试程序
【例 6.4】函数
【例 6.5】用函数和 case语句描述的编码器(不含优先顺序)
【例 6.6】阶乘运算函数
【例 6.7】测试程序
【例 6.8】顺序执行模块 1
【例 6.9】顺序执行模块 2
【例 6.10】并行执行模块 1
【例 6.11】并行执行模块 2
【例 7.1】调用门元件实现的 4 选 1 MUX
【例 7.2】用 case语句描述的 4 选 1 MUX
【例 7.3】行为描述方式实现的 4 位计数器
【例 7.4】数据流方式描述的 4 选 1 MUX
【例 7.5】用条件运算符描述的 4 选 1 MUX
【例 7.6】门级结构描述的 2 选 1MUX
【例 7.7】行为描述的 2 选 1MUX
【例 7.8】数据流描述的 2 选 1MUX
【例 7.9】调用门元件实现的 1 位半加器
【例 7.10】数据流方式描述的 1 位半加器
【例 7.11】采用行为描述的 1 位半加器
【例 7.12】采用行为描述的 1 位半加器
【例 7.13】调用门元件实现的 1 位全加器
【例 7.14】数据流描述的 1 位全加器
【例 7.15】1 位全加器
【例 7.16】行为描述的 1 位全加器
【例 7.17】混合描述的 1 位全加器
【例 7.18】结构描述的 4 位级连全加器
【例 7.19】数据流描述的 4 位全加器
【例 7.20】行为描述的 4 位全加器
【例 8.1】$time 与$realtime 的区别
【例 8.2】$random 函数的使用
【例 8.3】1 位全加器进位输出 UDP 元件
【例 8.4】包含 x 态输入的 1 位全加器进位输出 UDP 元件
【例 8.5】用简缩符“?”表述的 1 位全加器进位输出 UDP 元件
【例 8.6】3 选 1 多路选择器 UDP 元件
【例 8.7】电平敏感的 1 位数据锁存器 UDP 元件
【例 8.8】上升沿触发的 D 触发器 UDP 元件
【例 8.9】带异步置 1 和异步清零的上升沿触发的 D 触发器 UDP 元件
【例 8.12】延迟定义块举例
【例 8.13】激励波形的描述
【例 8.15】用 always 过程块产生两个时钟信号
【例 8.17】存储器在仿真程序中的应用
【例 8.18】8 位乘法器的仿真程序
【例 8.19】8 位加法器的仿真程序
【例 8.20】2 选 1 多路选择器的仿真
【例 8.21】8 位计数器的仿真
【例 9.1】基本门电路的几种描述方法
【例 9.2】用 bufif1 关键字描述的三态门
【例 9.3】用 assign 语句描述的三态门
【例 9.4】三态双向驱动器
【例 9.5】三态双向驱动器
【例 9.6】3-8 译码器
【例 9.7】8-3 优先编码器
【例 9.8】用函数定义的 8-3 优先编码器
【例 9.9】七段数码管译码器
【例 9.10】奇偶校验位产生器
【例 9.11】用 if-else语句描述的 4 选 1 MUX
【例 9.12】用 case语句描述的 4 选 1 MUX
【例 9.13】用组合电路实现的 ROM
【例 9.14】基本 D 触发器
【例 9.15】带异步清 0、异步置 1 的 D 触发器
【例 9.16】带同步清 0、同步置 1 的 D 触发器
【例 9.17】带异步清 0、异步置 1 的 JK触发器
【例 9.18】电平敏感的 1 位数据锁存器
【例 9.19】带置位和复位端的 1 位数据锁存器
【例 9.20】8 位数据锁存器
【例 9.21】8 位数据寄存器
【例 9.22】8 位移位寄存器
【例 9.23】可变模加法/减法计数器
【例 9.24】4 位 Johnson 计数器(异步复位)
【例 9.25】256×8 RAM 模块
【例 9.26】256×16 RAM 块
【例 9.27】4 位串并转换器
【例 9.28】用函数实现简单的处理器
【例 9.29】微处理器的测试代码
【例 9.30】乘累加器(MAC)代码
【例 9.31】乘累加器的测试代码
【例 10.1】非流水线方式 8 位全加器
【例 10.2】4 级流水方式的 8 位全加器
【例 10.3】两个加法器和一个选择器的实现方式
【例 10.4】两个选择器和一个加法器的实现方式
【例 10.5】状态机设计的例子
【例 10.6】自动转换量程频率计控制器
【例 10.7】8 位全加器
【例 10.8】8 位寄存器
【例 10.9】累加器顶层连接文本描述
【例 10.10】用`include 描述的累加器
【例 10.11】阻塞赋值方式描述的移位寄存器 1 
【例 10.12】阻塞赋值方式描述的移位寄存器 2
【例 10.13】阻塞赋值方式描述的移位寄存器 3
【例 10.14】非阻塞赋值方式描述的移位寄存器
【例 10.15】长帧同步时钟的产生
【例 10.16】引入了 D 触发器的长帧同步时钟的产生
【例 11.1】数字跑表
【例 11.2】4 位数字频率计控制模块
【例 11.3】4 位数字频率计计数子模块
【例 11.4】频率计锁存器模块
【例 11.5】交通灯控制器
【例 11.6】“梁祝”乐曲演奏电路
【例 11.7】自动售饮料机
【例 11.8】多功能数字钟
【例 11.9】电话计费器程序
【例 12.1】8 位级连加法器
【例 12.2】8 位并行加法器
【例 12.3】8 位超前进位加法器
【例 12.4】8 位并行乘法器
【例 12.6】8 位加法树乘法器
【例 12.7】11 阶 FIR数字滤波器
【例 12.8】16 位高速数字相关器
【例 12.9】(7,4)线性分组码编码器
【例 12.10】(7,4)线性分组码译码器
【例 12.11】(7,4)循环码编码器
【例 12.12】(7,4)循环码纠错译码器
【例 12.13】CRC 编码




关键词: 语言     实验     Verilog HDL程序设计教程         

专家
2009-08-19 14:26:55    评分
2楼
30ea0ad0-83c6-4a27-a74b-3f7bb8c56aaa.rar
【语言实验】《Verilog HDL程序设计教程》程序例子附件

菜鸟
2009-09-17 22:36:42    评分
3楼

hao hao 好好非常


菜鸟
2009-11-10 12:24:26    评分
4楼

好东西~~~~~


高工
2009-11-10 14:45:16    评分
5楼
非常好。给你加精华了。以后有好东西,记得还和朋友们分享哦,呵呵

菜鸟
2009-11-18 10:27:40    评分
6楼

很好的学习资料,谢谢LZ


菜鸟
2009-12-26 09:23:02    评分
7楼
好东西啊

菜鸟
2009-12-31 00:24:15    评分
8楼

xiaxia


菜鸟
2009-12-31 00:25:12    评分
9楼
dsfasfas

菜鸟
2010-01-09 10:54:25    评分
10楼
好东西啊

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